schemd
GitHub
Todos los laboratorios 17

Analizador lógico UART

Digital secuencial

El transmisor enmarca un byte con inicio, ocho bits de datos desde el menos significativo, paridad opcional y parada. El receptor se sincroniza en el flanco inicial y muestrea en (k+12)Tbit(1+ε)(k+\tfrac12)T_{bit}(1+\varepsilon) con su propio reloj, por lo que el error ε\varepsilon se acumula y altera primero los últimos bits.

Circuito en tiempo real 0x53 recibido correctamente
UART Logic Analyzer8 components and 7 connections.BYTEbyteCLKTCLKbaudtxdataclktxUART TXTXUART TXLINElinerxclkdataerrUART RXRXUART RXCLKRCLKbaudrxDATAbyteERRerror
UART Logic Analyzer

Arrastre las etiquetas del byte y del reloj receptor. El analizador muestra la línea y cada instante de muestreo del receptor.

Paridad
Pruebe
Traza causal de la señal pausado

Cargar el byte El transmisor añade inicio, datos desde el menos significativo, paridad opcional y parada.

Paso 1 / 5 Cargar el byte

Cuaderno: 8 componentes y 7 cables, modelados mediante tramas asíncronas + muestreo en el centro del bit

Laboratorio recomendado 14 de 18

Explique las tramas asíncronas y la tolerancia de reloj al muestrear el centro del bit.

Se basa en: LFSR de longitud máxima

Prediga y después compruebe

El reloj del receptor va un 4%4\% más rápido. ¿Qué bits están más expuestos?

Registre su predicción antes de que aparezca la explicación. Es una predicción, no una nota de examen.

Modelo que lo rige
tk=(k+12)Tbit(1+ε)  ⋅  ∣ε∣≲12Nbitst_k = \left(k + \tfrac12\right) T_{bit}(1 + \varepsilon) \;\cdot\; |\varepsilon| \lesssim \dfrac{1}{2N_{bits}}
Componentes
  • byte + registro de desplazamiento TX
  • una línea serie
  • RX con reloj de baudios independiente
  • salidas de datos + errores
Límites del modelo
  • 88 bits de datos, primero el menos significativo
  • paridad none / even / odd
  • error de reloj ±10%\pm10\%
Reto de diagnóstico El fallo está oculto. Dedúzcalo primero a partir de los cambios en las salidas.